来历：杜芹半导体芯闻
近来一段时间以来，芯片巨头英特尔于贸易及市场层面履历了诸多挑战。但有一说一，英特尔于前沿技能范畴的摸索及结构依然具备行业标杆意义，其发布的技能线路图及结果为半导体行业提供了主要参考标的目的。
于IEDM 2024年夜会上，英特尔发布了7篇技能论文，展示了多个要害范畴的立异进展。这些技能涵盖了从FinFET到2.5D及3D封装（EMIB、Foveros、Foveros Direct），行将于Intel 18A节点运用的PowerVia反面供电技能，以和全环抱栅极（GAA）晶体管RibbonFET等。此外，英特尔还有展现了一些面向将来的进步前辈封装技能，为鞭策行业成长提供了新的视角。
于这些前沿技能中，三个焦点范畴尤为值患上存眷：面向AI成长的进步前辈封装、晶体管微缩技能及互连微缩技能。于IEDM 2024年夜会上，英特尔代工高级副总裁兼技能研究总司理Sanjay Natarajan具体先容了这些范畴的要害冲破。
进步前辈封装的冲破：选择性层转移技能
异构集成已经经成为现今芯片界的主流实现机能晋升的手腕。可是异构集成技能面对着很年夜的挑战。当前异构集成技能重要采用“晶圆对于晶圆键合”（Wafer-to-Wafer HB）三木SEO-或者“芯片对于晶圆键合”（Chip-to-Wafer HB），会因挨次装置芯粒而致使吞吐量、芯片尺寸及厚度受限。
英特尔经由过程选择性层转移（Selective Layer Transfer）技能，冲破了当前异构集成的技能瓶颈。这项技能可以或许以超高效率完成跨越15,000个芯粒的并行转移，仅需几分钟便可实现相较在传统要领数小时或者数天的晋升。其立异性地实现了亚微米级芯粒的转移，撑持仅1平方毫米巨细、厚度为人类头发1/17的芯粒。这提供了一种矫捷且成本效益显著的异构集成架构，使患上处置惩罚器与存储器技能的混淆搭配成为可能。Intel Foundry率先采用无机红外激光脱键技能，实现了芯粒转移的技能冲破，鞭策了旗舰AI产物开发所需的进步前辈异构集成技能的成长。
英特尔代工高级副总裁兼技能研究总司理Sanjay Natarajan暗示：“咱们有理由期待这一技能可以或许像PowerVia反面供电技能同样于业内普和。咱们将踊跃创始并鞭策这项技能的成长，我认为咱们会看到业内领先企业都慢慢采用这一技能。”
面向AI时代，英特尔提出了周全的封装解决方案，以实现AI体系的年夜范围量产。除了了选择性层转移技能，英特尔还有聚焦在：
进步前辈内存集成（memory integration）：解决容量、带宽及延迟瓶颈，晋升机能。
混淆键合（hybrid bodning）互连的间距缩放：实现异构组件间的高能效及高带宽密度毗连。
模块化体系的扩大：经由过程毗连解决方案降低收集延迟及带宽限定。
GAA晶体管的冲破：物理及二维质料
晶体管技能的前进一直以来都是英特尔的主业之一，英特尔的方针是到2030年实现一万亿晶体管的雄伟方针。
Intel展示了其于Gate-All-Around（GAA）RibbonFET晶体管上的技能冲破，乐成将栅极长度缩小至6nm，并实现1.7nm硅通道厚度。经由过程对于硅通道厚度及源漏结的精准工程设计，有用削减了泄电流及器件退化，提高了晶体管于极短栅极长度下的机能不变性。英特尔研究数据显示，与其他进步前辈节点技能比拟，于6nm栅极长度下，RibbonFET于短栅极长度下具有更高的电子迁徙率及更优的能效特征。除了此以外，RibbonFET实现了最好的亚阈值摆幅（Subthreshold Swing，SS）及泄电流按捺机能（DIBL）。
左图是透射电子显微镜（TEM）图象，中间展示看这些晶体管的部门要害参数，右图是栅极长度与电子速率瓜葛图
这一进展展示了于短沟道效应优化方面的行业领先程度，这为将来更高密度、更低功耗的芯片设计奠基了基础，同时鞭策了摩尔定律的连续成长，满意了下一代计较及AI运用对于半导体机能的严苛需求。
为了推进GAA晶体管技能的成长，英特尔也将眼光对准了二维半导体质料。
据Sanjay Natarajan的先容，详细而言，英特尔于GAA技能中引入了二维（2D）NMOS及PMOS晶体管，该晶体管以二维MoS2为沟道质料，联合高介电常数的HfO2作为栅氧化层，经由过程ALD（原子层沉积）工艺实现切确节制。下图的横截面成像清楚展示了栅极金属、HfO₂氧化物及二维MoS2之间的布局集成，其总体厚度于纳米级别，漏源间距（L_SD）小在50nm，次阈值摆幅（SS）低在75mV/d，最年夜电流机能（I_max）到达900µA/µm以上，可以或许显著晋升栅极对于沟道的节制能力。
右边的图表中将Intel的研究成果（THIS WORK）与其他同类研究举行了对于比，显示于驱动电流及次阈值摆幅上的较着上风。
英特尔的研究验证告终合GAA架谈判2D质料，晶体管机能可谓奔腾。并且一旦英特尔将基在硅的沟道机能推至极限，采用2D质料的GAA晶体管颇有可能会成为下一步成长的合理标的目的。
就英特尔所不雅察到的而言，晶体管数目的指数级增加趋向，切合摩尔定律，从微型计较机到数据中央，晶体管数目每一两年翻倍。可是，跟着AI事情负载的连续增长，AI相干能耗可能会于2035年逾越美国当前的总电力需求，能源瓶颈成为将来计较成长的要害挑战。是以，将来需要的是新型晶体管。下一代晶体管需要具有超陡次阈值摆幅（低在60mV/dec）及极低的静态泄电流（I_off），撑持于超低供电电压（ 300mV）下运行。
英特尔也于质料及物理层面不停摸索，并于IEDM上展示了采用Ge（锗）纳米带布局的晶体管，其9nm厚度及联合氧化物界面的立异设计，为实现低功耗及高效传输奠基了基础。Intel进一步研究联合高介电常数质料及新型界面工程，以开发越发节能高效的下一代晶体管。
英特尔也呼吁整个行业配合鞭策晶体管技能的革命，以满意万亿晶体管时代中AI运用的需求。经由过程对于已往60年晶体管成长的总结，Intel同时提出了将来10年的成长方针：1）必需开发可以或许于超低供电电压（ 300mV）下事情的晶体管，以显著提高能效，为遍及化的AI运用提供撑持；2）连续增长晶体管数目的技能是可行的，但能源效率的革命性冲破将是将来成长的重点。
互连缩放的冲破：钌路线
跟着晶体管及封装技能的连续微缩，互连已经成为半导体系统中的第三个要害要素。这些互连导线卖力毗连数以万亿计的晶体管。然而，咱们清楚地看到，铜互连的时代正逐渐走向尾声。铜互连存于一个现实问题：利用时需要添加拦截层及籽晶层。跟着尺寸的不停缩小，这些相对于高电阻的层盘踞了更多的可用空间。英特尔不雅察到，当线宽不停缩小时，铜线的电阻率呈指数级上升，到达难以接管的水平。是以，只管晶体管尺寸愈来愈小、密度及机能不停晋升，但传统的布线方式已经没法满意毗连所有晶体管的需求。
英特尔的冲破于在采器具有高成本效益的空气间隙钌（Ru）路线，作为铜互连的潜于替换方案。这个空气间隙解决方案无需昂贵的光刻技能，也不需要主动瞄准通孔工艺。它巧妙地将空气间隙、减法钌工艺及图案化相联合，有望打造出合理的下一代互连技能，使之与将来的晶体管及封装技能相匹配。
这类新工艺于小在25nm的间距下，实现了于匹配电阻前提下高达25%的电容降低，有用晋升了旌旗灯号传输速率并削减了功耗。高分辩率的显微成像展示了钌互连线及通孔的切确对于齐，验证了没有发生通孔冲破或者严峻错位的问题。减法钌工艺撑持年夜范围出产（HVM），经由过程消弭繁杂的气隙解除区及选择性蚀刻需求，具有现实运用的经济性及靠得住性。
写于末了
半导体财产是一个高度繁杂的生态体系，需要各方配合努力才能取患上冲破。英特尔于封装、晶体管及互联等范畴的立异结果，为整个行业提供了名贵的经验及启迪。犹如Sanjay Natarajan所述，英特尔的方针是为整个行业提供线路图，以协和谐同一咱们所有的研发资金及努力。如许，下一代产物及办事就能鞭策整个行业向前成长，并继承推进摩尔定律。英特尔确凿始终将本身视为摩尔定律的守护者，致力在负担这一责任，不停摸索推进摩尔定律的新技能。这不仅是为了英特尔的好处，更是为了整个行业的配合好处。
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