亮点:
·可扩大机能:于FlexNoC 及 Ncore 互连 IP 产物中，网状拓扑功效撑持以瓦格化（tiling）方式扩大片上彀络，使带有人工智能的体系级芯片可以或许于不转变基本设计的环境下轻松扩大 10 倍以上，从而满意人工智能对于更快速、更强盛计较能力的巨年夜需求。
·降低功耗:片上彀络瓦格（tile）可动态封闭，平都可降低三木SEO- 20% 的功耗，这对于在实现更节能、更可连续、运营成本更低的人工智能运用至关主要。
·设计重用:颠末预先测试的片上彀络瓦格（tile）可反复利用，将 SoC 集成时间至多缩短 50%，从而加速了人工智能立异产物的上市时间。
2024年10月15日（GLOBE NEWSWIRE）- 致力在加快体系级芯片（SoC）创立的领先的体系IP提供商Arteris, Inc.（纳斯达克股票代码: AIP），今日公布其片上彀络（NoC）IP产物实现立异演进，使该产物具备了瓦格化（tiling）功效及扩大的网状拓扑撑持，可加速体系级芯片（SoC）设计中人工智能（AI）及呆板进修（ML）计较的开发速率。新功效使设计团队可以或许将计较机能晋升 10 倍以上，同时满意项目进度以和功耗、机能及面积（PPA）方针。
片上彀络瓦格化（tiling）是 SoC 设计的新兴趋向。这类演进式要领利用颠末验证的、稳健的片上彀络 IP 来促成扩大、缩短设计时间、加速测试速率并降低设计危害。它答应 SoC 架构师经由过程于芯片上复制软瓦格（tile）来创立模块化、可扩大的设计。每一个软瓦格（tile）代表一个自力的功效单位，从而实现更快的集成、验证及优化。
于Arteris的旗舰NoC IP产物FlexNoC及Ncore中，将瓦格化（tiling）技能与网状拓扑相联合，对于在将AI计较日趋纳入年夜大都SoC中具备革命性意义。AI体系的范围及繁杂性都于不停增加，但经由过程增长软瓦格（tile），可以于不中止整个 SoC 设计的环境下实现快速扩大。瓦格化（tiling）及网状拓扑的联合为进一步缩短辅助处置惩罚单位（XPU）子体系设计时间及整个 SoC 毗连履行时间提供了一种要领，与手动集成的非瓦格化设计比拟，可以将设计时间及履行时间削减高达50%。
NoC 瓦格化（tiling）技能的初次迭代将收集接口单位 (NIU) 构造成模块化、可反复的区块，提高了 SoC 设计的可扩大性、效率及靠得住性。这些SoC设计带来了愈来愈年夜、愈来愈进步前辈的AI计较，为视觉、呆板进修（ML）模子、深度进修（DL）、天然语言处置惩罚（NLP）（包括年夜型语言模子（LLM））及天生式AI（GAI）等快速增加的繁杂AI事情负载提供撑持，用在举行练习及推理，包括于边沿举行练习及推理。
“患上益在Arteris高度可扩大及矫捷的基在网状收集的NoC IP，咱们的SoC团队可以或许更高效地实现对于更年夜AI数据量及繁杂算法的撑持。与Arteris的紧密亲密互助使咱们可以或许创立一个基在Arm、多模态、以软件为中央的边沿AI平台，该平台撑持从CNN到多模态GenAI以和介在二者之间的所有模子，并具备可扩大的每一瓦机能。”SiMa.ai硬件工程副总裁Srivi Dhruvanarayan暗示，“咱们期待部署扩大的Arteris NoC瓦格化（tiling）及网状功效，这将进一步加强咱们为边沿创立高度可扩大的AI芯片平台的能力。”
Arteris总裁兼首席履行官K. Charles Janac暗示：“Arteris一直于不停立异，这类由年夜型网状拓扑撑持的革命性NoC软瓦格化（tiling）功效是SoC设计技能的一猛进步。咱们的客户已经经于构建领先的AISoC，他们将进一步得到能力，以更高的效率加快开发更年夜、更繁杂的AI体系，同时连结于他们的项目时间表及 PPA 方针规模内。”
经由过程瓦格化（tiling）及扩大的网状拓扑功效，FlexNoC及Ncore NoC IP产物能提供更多AI撑持，现已经向初期客户及互助伙伴提供。欲相识更多信息，请拜候 arteris.ai。
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